극도의 정확도를 추구하는 고속 데이터 수집 시스템에서 클럭 지터는 시스템 성능을 제한하는 '보이지 않는 킬러'입니다. 샘플링 속도가 수백 MSPS 이상으로 올라가면, 심지어 피코초 클럭 지터도 신호 대 잡음비가 크게 저하되어 유효 비트 수가 감소할 수 있습니다. 측정된 데이터를 바탕으로, 본 논문은 212.5MHz LVDS 발진기를 선택하고 시스템 수준 최적화 전략과 결합하여 고속 획득 시스템의 전체 클럭 지터를 40% 효과적으로 줄이는 방법을 심층 분석하여 레이더, 고급 시험 기기 및 통신 장비 설계에 명확하고 실용적인 해결책을 제공합니다.
클럭 지터는 기본적으로 이상적인 위치에 대한 클럭 신호 에지의 단기 비누적 시간 편차입니다. 고속 아날로그-디지털 변환기(ADC)의 샘플링 프로세스 중에 이번에는 불확실성이 샘플링 전압의 오류로 직접 변환되어 디지털 출력 신호를 오염시킵니다.
클럭 지터는 보통 시간 영역과 주파수 영역 두 가지 범주로 측정됩니다. 시간 영역에서 가장 중요한 매개변수는 주기적 지터와 위상 잡음 적분 지터입니다. 주기적 지터는 연속된 클럭 사이클 간의 시간 변화를 측정하는 반면, 위상 잡음 적분 지터는 특정 주파수 오프셋 범위에서 위상 잡음 전력을 적분하여 ADC의 동적 성능에 미치는 영향을 보다 포괄적으로 파악할 수 있게 합니다. 212.5MHz와 같은 고속 클럭의 경우, 1 kHz에서 100 MHz 사이의 정수 대역폭 내의 지터 값에 집중하는 것이 더 합리적입니다.
디더링에 도입된 샘플링 시간 오차는 입력 신호를 변조하여 추가적인 광대역 소음을 발생시킨다.그 영향은 공식을 통해 계량화할 수 있습니다: SNRjitter= -20log십(2f)에서t지터), 어디 fin신호 주파수를 입력하기 위해tjitter균일방근을 디더링합니다.예를 들어, 500MHz의 고주파 입력 신호의 경우 시계 떨림이 100fs RMS이면 이론적 노이즈 제한이 약 70dB로 악화되어 고속 ADC의 귀중한 동적 범위를 직접 침식합니다.
낮은 지터 시계를 달성하려면 소스가 핵심입니다. 고속 애플리케이션에 최적화된 오실레이터를 선택하는 것이 성공의 첫 번째 단계입니다.
212.5MHz는 임의로 선택한 주파수가 아닙니다. 많은 고속 SerDes(직렬화자/탈직렬화자) 및 ADC 클럭 아키텍처에서 이 주파수는 공통 기본 또는 분할자 기준 주파수입니다. 더 중요한 것은 많은 스위칭 전원 공급 장치와 디지털 회로에서 발생하는 주요 소음 대역과 고조파를 교묘하게 방지하여 소스에서 간섭과 결합 노이즈의 위험을 줄임으로써 순수한 시계를 생성할 수 있는 기반을 마련합니다.
기존의 LVCMOS 출력과 비교할 때 저전압 차동 신호(LVDS) 출력은 상당한 이점이 있습니다. 차동 특성은 공통 모드 노이즈를 효과적으로 억제하고 우수한 anti-electromagnetic 간섭을 제공할 수 있습니다. 동시에 LVDS의 낮은 스윙 및 정전류 구동 모드는 큰 진폭의 단일 엔드 신호보다 훨씬 적은 스위칭 노이즈를 발생시켜 전원 공급 장치와 접지면을 통해 클럭 경로에 결합된 지터를 감소시킵니다. 이를 통해 LVDS 출력이 있는 212.5MHz 오
우수한 클럭 소스는 시작점에 불과하며 시스템 수준의 전원 공급 장치와 신호 무결성 설계야말로 낮은 디더링 잠재력을 실제 측정 성능으로 전환하는 열쇠입니다.
전원 노이즈는 클럭의 추가 디더링을 유발하는 주요 요인 중 하나입니다.발진기에 고유한 저소음 저압차 선형 안정기 (LDO) 를 장착하고 디지털 회로의 스위치 전원과 분리해야 합니다.PCB 레이아웃에서는 스타 토폴로지 또는 전용 전원 평면을 사용하여 전원을 공급하고 전원 핀의 가장 가까운 곳에 10μF의 탄탈럼 용량과 100nF 및 1nF의 MLCC 용량을 병렬하여 와이드 밴드의 전원 노이즈를 필터링해야 합니다.
오실레이터에서 ADC 클럭 입력으로의 클럭 신호의 전송 경로는 신중하게 계획되어야 합니다. 임피던스 제어과차동 추적을 사용하고 길이 짧고 경로 대칭을 유지해야 합니다. 디지털 신호 영역이나 전력 분할 간격을 통과하지 마십시오. 수신 측에서는 오실레이터에서 직접 팬아웃하는 대신 클럭용으로 설계과 낮은 지터 버퍼 또는 분배를 사용하여 여러 부하를 구동하여 각 ADC 클럭과신호 품질을 보장하는 것이 좋습니다.
이론은 실천에 의해 시험될 필요가 있다. 비교 테스트 플랫폼을 설정하면 최적화 측정의 효과를 명확하게 정량화할 수 있습니다.
테스트 테이블은 샘플링 속도가 1GSPS과ADC를 중심으로 고속 데이터 수집 카드를 기반으로 합니다. 비교 그룹 A는 공용 212.5MHz LV CMOS 발진기와 표준 전원 공급 장치를 사용하여 설계되었으며, 실험 그룹 B는 낮은 지터 212.5MHz LVDS 발진기를 사용하여 시스템 수준의 최적화를 구현했습니다. 고성능 실시간 오실로스코프를 사용하여 통계적 히스토그램을 통해 클럭 신호과주기 지터를 측정하고 위상 노이즈 분석기를 사용하여 마일리지 지터를 측정합니다.
| 성능 지표 | 최적화 전 (그룹 A) | 최적화 후 (그룹 B) | 개선 폭 |
|---|---|---|---|
| RMS 디더링(1k-100MHz) | 180 fs | 108 fs | 40% 감축 |
| 위상 잡음 @100kHz 오프셋 | -135 dBc/Hz | -142 dBc/Hz | 7dB 개선 |
| 시스템 실측 SNR(500MHz 입력) | 68.5 dBFS | 70.9 dBFS | 2.4dB 증가 |
수치가 보여준데 따르면 원천선택형과 시스템협동설계를 통해 시계의 떨림이 뚜렷이 억제되였고 직접 시스템의 신호잡음비의 제고로 전환되였다.
이론을 성공적인 설계로 전환하려면 다음 실질적인 점에 주의를 기울여야 합니다.
발진기는 가능한 한 ADC의 시계 입력 핀에 가까이 배치해야 합니다.LVDS 차분은 주선에 대해 엄격하게 등장, 등거리를 해야 하며 임피던스는 100 오메가로 제어해야 한다.클럭 선 아래의 참조 평면은 분리되지 않고 완전해야 합니다.발진기 금속 케이스를 여러 개의 구멍을 통해 잘 접지하면 외부 간섭을 효과적으로 차단할 수 있다.반드시 부품 데이터 매뉴얼이 추천한 디커플링 용량 방안과 배치를 따라야 한다.